FPGA作为高工艺集成技术，整合了ARM核、DSP、收发器等模块，正逐渐代替传统的ASIC。但是FPGA仍然存在一些缺陷，各个部件之间的功耗协调就是首当其冲的问题。
ASIC级大势所趋关于大量总线布置以及系统功耗管理方面的问题积累，要从底层上解决通讯、时钟、关键途径以及互联性上的难题。
随着需求极高数据速率的400G OTN、LTE/LTE-A、4K2K和8K视频处置以及数字阵列雷达等系统的涌现，FPGA中大量总线布置以及系统功耗管理方面的挑战日积月累，单靠FPGA的传统“做法”已然心力不逮。
赛灵思全球高级副总裁汤立人说，应对上述应战并非仅是改善单个器件性能或增加模块数量这么简单，而是要从根本上进步通讯、时钟、关键途径以及互联性能，才可满足高性能应用如海量数据流和智能数据包、DSP和图像处置等方面的央求，这需求架构和技术的双重创新来应对。利用ASIC，赛灵思最新开发的UltraScale架构完成了在完好可编程架构中应用尖端的ASIC技术，进而让成品在节省功耗追赶和ASIC的距离，而这是此前FPGA产品进入原有ASIC市场的最大障碍。
而时钟倾斜问题在系统需求512位到2048位宽度的总线时越发凸显。UltraScale架构采用相似ASIC时钟功用，可实现将时钟布置到芯片的任何中央，不但解决了放置方面的众多限制，还可以在系统设计中完成大量独立的高性能低倾斜时钟资源，使系统级时钟倾斜大幅降低达50%，而这正是新一代应用的关键之一。
在关键途径方面，赛灵思的UltraScale架构更是“大费周章”，在优化方面所做的工作包括：大幅加强DSP能力，即增加DSP单元;提供高速存储器级互联，从而解决DSP和包处置中的瓶颈问题，即互联性，也防止运用更多片上布线或逻辑资源;将高强度I/O功用做硬化IP处置，基于现有I/O功用相对完善不需求占用编程资源，这样的做法能够降低时延同时释放逻辑和布线资源。在业界广受关注的功耗方面，赛灵思也做足功课。汤立人表示，赛灵思采用20nm工艺的产品较上一代的产品静态功耗将降低35%，动态功耗也大大降低。而单纯工艺节点的降低达不到明显的效果，赛灵思经过一系列电源管理功用的优化才得以完成。
完全依靠技术的进步来带动FPGA的性能已经成为过去，当前，架构革新的时代已经来临，各大厂家也要面对新的技术考验。
