FPGA中建立和保持时间的重要性及分析

2014-04-21 09:27 来源:电子信息网 作者:铃铛

初学者经常会有这样的疑问,我们通过Verilog对FPGA进行学习,可是这和保持时间和建立时间有什么关系呢?这是因为FPGA的内部组合逻辑是通过查找表来完成的,而时序上的逻辑是由D触发器保证的。那么D触发器是否工作正常呢?实际上这个是无法保证的,如果在这个周期内我们输入的信号由0变为1,D触发器下个周期会跟着变吗?这些问题就和建立时间,保持时间有关了。

这里我们就对建立时间做一个解释,建立时间最好是为D数据在时钟延到达之前所要维持稳定的时间。那么这该如何来解释呢?让我们假设一个D触发器的输入由0变为1,当时钟上升沿到来时,如果想保证D触发器本周期的输入是1,那么在上升沿之前输入1要保持一定的时间,我们才能认为输入的1是有效数据,否则就会被认为D触发器的输入为0。

所以这里所说的保持时间就是为了保证能够在周期内找到的正确输入。我们要确定输入数据在时钟延到来之后还要保持的时间。其实这两个概念我们在初接触的时都是很不容易搞懂,但经过上面的介绍后我们就能很大程度上了解了保持时间和建立时间的关系。

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