其实电源电路工程师都知道，单片机的设计应该首选较低的工作频率，因为这样做的优点在于，采用低的晶振和总线频率，可以选择较小的单片机满足时序的要求，从而单片机的工作电流可以变得更低，最重要的是VDD到VSS的电流峰值会更小。那么本文小编就分享几点单片机EMC设计的建议，希望对朋友们有所帮助。
恰当的输出驱动能力在给定负载规范，上升和下降时间，选择适当的输出的上升时间，最大限度地降低输出和内部驱动器的峰值电流是减小EMI的最重要的设计考虑因素之一。驱动能力不匹配或不控制输出电压变化率，可能会导致阻抗不匹配，更快的开关边沿，输出信号的上冲和下冲或电源和地弹噪声。
设计单片机的输出驱动器，首先确定模块需求的负载，上升和下降的时间，输出电流待续哦啊，根据以上的信息驱动能力，控制电压摆率，只有这样才能得到符合模块需求又能满足EMC要求。
驱动器能力比负载实际需要的充电速度高时，会产生的更高的边沿速率，这样会有两个缺点信号的谐波成分增加了与负载电容和寄生内部bonding线，IC封装，PCB电感一起，会造成信号的上冲和下冲。
选择合适的的di/dt开关特性，可通过仔细选择驱动能力的大小和控制电压摆率来实现。最好的选择是使用一个与负载无关的恒定的电压摆率输出缓冲器。同样的预驱动器输出的电压摆率可以减少(即上升和下降时间可以增加)，但是相应的传播延迟将增加，需要控制总的开关时间)。
使用单片机的可编程的输出口的驱动能力，满足模块实际负载要求。
可编程的输出口的驱动器的最简单是的并联的一对驱动器，他们的MOS的Rdson不能，能输出的电流能力也不相同。所以在测试和实际使用的时候可以选择不同的模式。实际上目前的单片机一般至少有两种模式可选择，有些甚至可以有三种(强，中等，弱)当时序约束有足够的余量的时候，通过降低输出能力来减缓内部时钟驱动的边沿。
减少同步开关的峰值电流和di/dt，一个重要的考虑因素就是降低内部时钟驱动的能力(其实就是放大倍数，穿通电流与之相关型很大)。降低时钟边沿的电流，将显着改善EMI。当然这样做的缺点就是，由于时钟和负载的开通时间的变长使得单片机的平均电流可能增加。快速边沿和相对较高的峰值电流，时间更长边沿较慢的电流脉冲这两者需要做一个妥协。
晶振的内部驱动(反向器)最好不要超过实际的需求。实际上是当增益过大的时候会带来更大的干扰。
设计最小穿通电流的驱动器时钟，总线和输出驱动器应尽可能使得传统电流最小穿通电流【重叠电流，短路电流】，是从单片机在切换过程中，PMOS和NMOS同时导通时候，电源到地线的电流，穿通电流直接影响了EMI和功耗。
这个内容实际上是在单片机内部的，时钟、总线和输出驱动器，消除或减少穿通电流的方法是尽量先关闭一个FET，然后再开通一个FET。当电流较大时，需要额外的预驱动电路或电压摆率。
