再加上抑制的毛刺脉宽最大值为50ns.当FPGA 的系统时钟为100MHz 时，端口以100MHz 的频率采样信号，远远大于快速模式下SCl 的400KHz，抑制的毛刺也将在5 个时钟周期内处理。而且FPGA内部逻辑一般都工作在100MHz 以上，所以I2C 模块的系统时钟可以直接使用FPGA 的系统时钟，可以省去时钟转化模块，简化处理。当I2C 总线读FPGA 时，总线主器件在发送完第一个字节，FPGA 回复ACK 后，紧接着就要FPGA 输出相应的数据，所以在FPGA 逻辑发出ACK 的同时就要开始，FPGA 的内部寻址和读取相应的数据，在SCL 时钟频率最大值为400KHz 时，FPGA 的系统时钟为100MHz，那么FPGA 的内部逻辑有约250个时钟周期的寻址时间，这个时间是完全够用的。I2C SLAVEmode 整体结构图如图2.
接口信号的说明如表1.
