为了正确无误地接收数据，必须综合考虑数据的建立时间和保持时间，即同时满足(1)式和(2)式。分析这两个不等式可以看出，调整的途径只有三个：发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行：首先假定发送时钟延时严格等于接收时钟延时，即Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0(后文将对这两个等式的假设产生的时序偏差进行考虑)，然后通过仿真可以得出数据的延时范围，如果数据延时无解则返回上述两个等式，调整发送时钟延时或接收时钟延时。下面是宽带网交换机中GLINK总线公共时钟同步数据收发的例子：首先假定发送时钟延时严格等于接收时钟延时，然后确定数据的延时范围，代入各参数，(1)和(2)式分别变为：
1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0
0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0
在不等式提示下，结合PCB布局实际，确定Tflt_DATA_SETTLE_DELAY_MAX<1.1;tflt_data_switch_delay_min>-0.1，剩下0.4ns的余量分配给了两个时钟的时差和Tmargin。在SPECCTRAQUEST中提取拓扑并进行信号完整性仿真，进而确定各段线长及拓扑结构。对此结构(共12种组合)进行全扫描仿真，得到Tflt_DATA_SETTLE_DELAY_MAX=1.0825，Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004，符合确定的1.1和-0.1的范围指标。由此可以得出GLINK总线数据线的约束规则：①匹配电阻到发送端的延时不应大于0.1ns；②数据线必须以0.1ns进行匹配，即每个数据线都必须在0.65ns～0.75ns之间。有了上述的约束规则就可以指导布线了。
下面再考虑硬性规定 Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0带来的影响。事先约束发送时钟和接收时钟完全等长(在实际操作中以0.02ns进行匹配)在CADENCE环境下，进行时钟仿真，得到结果：|Tflt_CLKA_MIN-Tflt_CLKB_MAX|<0.2和|tflt_clkb_min-tflt_clka_max|<0.2。可见留给tmargin的余量为0.2ns。
最终的仿真结果是：① 匹配电阻到发送端的延时不应大于0.1ns；②数据线以0.1ns进行匹配，即每个数据线都必须在0.65ns～0.75ns之间；③发送时钟和接收时钟以0.02ns匹配等长；④Tmargin=0.2ns。有了上述拓扑结构样板和约束规则就可以将SPECCTRAQUEST或ALLEGRO导入到CONSTRAINS MANAGER中。当这些设计约束规则设置好后，就可以利用自动布线器进行规则驱动自动布线或人工调线。
源同步时序关系及仿真实例
