所谓源同步就是指时钟选通信号CLK由驱动芯片伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图2所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：
建立时间：Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0
保持时间：Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0
其中，Tvb为驱动端的建立时间，表示驱动端数据在时钟有效前多少时间有效;Tva为发送端的保持时间，表示驱动端数据在时钟有效后保持有效的时间；其他参量含义同前。下面以通信电路中很常见的TBI接口为例介绍源同步时序分析及仿真过程。TBI接口主要包括发送时钟和10bit的发送数据、两个接收时钟和10bit接收数据。RBC0、RBC1为两个接收时钟，在千兆以太网中，这两个时钟频率为62.5MHz，相差为180°，两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数，代入上式可得：
2.5+Tflt_clk _min-Tflt_data__settle_delay_max-1-Tmargin>0
1.5+Tflt_data__switch_delay min-Tflt_clk _max-0.5-Tmargin>0
仿照前述分析方法：假设时钟、数据信号线的飞行时间严格相等，即时钟和数据完全匹配，然后分析它们不匹配带来的影响。上式变为：
1.5-Tmargin>0
1-Tmargin>0
可见，无论是建立时间还是保持时间都有很大的余量。经过仿真，发现数据和时钟完全匹配等长(以0.02ns匹配为例)，仍有0.3ns的差别，即：
Tflt_clk_min-Tflt_data_settle_delay_max<0.3
Tflt_data_switch_delay min-Tflt_clk_max<0.3
取Tmargin=0.5ns得到时钟和数据的匹配为0.2ns，即数据和时钟的长度匹配不应超过0.2ns。
在实际仿真中首先就时钟和数据的信号完整性进行分析仿真，通过适当的端接匹配得到较好的接收波形。图3是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较，从中可以看出首先进行信号完整性仿真的必要性。
在公共时钟同步中，数据的发送和接收必须在一个时钟周期内完成。同时器件的延时和PCB走线的延迟也限制了公共时钟总线的最高理论工作频率。故公共时钟同步一般用于低于200MHz～300MHz的传输速率，高于这个速率的传输，一般应引入源同步技术。源同步技术工作在相对的时钟系统下，采用数据和时钟并行传输，传输速率主要由数据和时钟信号间的时差决定，这样可以使系统达到更高的传输速率。
本文通过对以太网、宽带、交换机、主机和子卡板进行信号的完整性分析，时序分析及仿真，这就大大缩短了产品设计周期，通过分析仿真，有效地解决高速设计中出现的信号完整性、时序等问题，充分保证设计质量和设计速度，真正做到PCB板一次通过。目前，主板和子卡板已经通过调试，并顺利转产。
