电源总线上大量的电流瞬变增加了FPGA设计的复杂性。这种电流瞬变通常与SSO/SSN有关。插入电感非常小的电容器将提供局部高频能量，可用来消除电源总线上的开关电流噪声。这种防止高频电流进入器件电源的去耦电容必须非常靠近FPGA(小于1cm)。有时会将许多小电容并联到一起作为器件的局部能量存储，并快速响应电流的变化需求。
总的来说，去耦电容的布线应该绝对的短，包括过孔中的垂直距离。即便是增加一点点也会增加导线的电感，从而降低去耦的效果。
图3-典型的PCB叠层和设计要素(注意BGA焊盘要偏离于过孔)。
其他技术
随着信号速度的提高，要在电路板上轻松地传输数据变得日益困难。可以利用其他一些技术来进一步提升PCB的性能。
首先也是最明显的方法就是简单的器件布局。为最关键的连接设计最短和最直接的路径已经是常识了，但不要低估了这一点。既然最简单的策略可以得到最好的效果，何必还要费力去调整板上的信号呢?
几乎同样简要的方法是要考虑信号线的宽度。当数据率高达622MHz甚至更高时，信号传导的趋肤效应变得越发突出。当距离较长时，PCB上很细的走线(比如4个或5个mil)将对信号形成很大的衰减，就像一个没有设计好的具有衰减的低通滤波器一样，其衰减随频率增加而增加。背板越长，频率越高，信号线的宽度应越宽。对于长度大于20英寸的背板走线，线宽应该达到10或12mil。
通常， 板子上最关键的信号是时钟信号。当时钟线设计得太长或不好的话，就会为下游放大抖动和偏移，尤其是速度增加的时候。应该避免使用多个层来传输时钟，并且不要在时钟线上有过孔，因为过孔将增加阻抗变化和反射。如果必须用内层来布设时钟，那么上下层应该使用地平面来减小延迟。当设计采用FPGA PLL时，电源平面上的噪声会增加PLL抖动。如果这一点很关键，可以为PLL创建一个“电源岛”，这种岛可以利用金属平面中的较厚蚀刻来实现PLL模拟电源和数字电源的隔离。
对于速率超过2Gbps的信号，必须考虑成本更高的解决方案。在这么高的频率下，背板厚度和过孔设计对信号的完整性影响很大。背板厚度不超过0.200英寸时效果较好。当PCB上为高速信号时，层数应尽可能少，这样可以限制过孔的数量。在厚板中，连接信号层的过孔较长，将形成信号路径上的传输线分支。采用埋孔可以解决该问题，但制造成本很高。另一种选择是选用低耗损的介电材料，例如Rogers 4350, GETEK或ARLON。这些材料与FR4材料相比其成本可能接近翻倍，但有时这是唯一的选择。
还有其他一些用于FPGA的设计技术，它们可以提供I/O位置的一些选择。在关键的高速SERDES设计中，可以通过保留(但不用)相邻的I/O引脚来隔离SERDES I/O。例如，相对于SERDES Rx和Tx, VCCRX# 和 VCCTX#以及球位置，可以保留3x3 或5x5 BGA 球区域。或者如果可能的话，可以保留靠近SERDES的整个I/O组。如果设计中没有I/O限制，这些技术能够带来好处，而且不会增加成本。
最后，也是最好的方法之一是参考FPGA制造商提供的参考板。绝大部分制造商会提供参考板的源版图信息，虽然由于私有信息问题可能需要特别申请。这些电路板通常包含标准的高速I/O接口，因为FPGA制造商在表征和认证他们的器件时需要用到这些接口。不过要记住，这些电路板通常是为多种用途设计的，不见得与特定的设计需求刚好匹配。虽然这样， 它们仍可以作为创建解决方案的起点。
本文小结
当然，本文只谈及了一些基本的概念。这里所涉及的任何一个主题都可以用整本书的篇幅来讨论。关键是要在为PCB版图设计投入大量时间和精力之前搞清楚目标是什么。一旦完成了版图设计，重新设计就会耗费大量的时间和金钱，即便是对走线的宽度作略微的调整。不能依赖PCB版图工程师做出能够满足实际需求的设计来。原理图设计师要一直提供指导，作出精明的选择，并为解决方案的成功负起责任。
