调制信号的码片速率为3.84Mcps，扩频过程产生的复值码片序列的调制为QPSK，具体的调制框图(如图3所示)。
图3下行链路调制
实现方案
基带数据处理的电路结构
本文提出了“DSP+FPGA线性流水阵列结构”的实现方案：使用DSP与大规模FPGA协同处理基带发送数据。该处理单元以DPS芯片为核心，构造一个小的DSP系统，电路结构如图4所示。
在基带处理单元中，低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，因而适于用FPGA进行硬件实现，这样能同时兼顾速度及灵活性。相比之下，高层处理算法的特点是所处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高、寻址方式灵活、通信机制强大的DSP芯片来实现。
在图4的电路结构中，DSP处理器利用其强大的I/O功能实现单元电路内部和各个单元之间的通信。从DSP的角度来看，可重构器件FPGA相当于它的协处理器。DSP通过本地总线对FPGA进行配置、参数设置及数据交互，实现软硬件之间的协同处理。DSP和FPGA各自带有RAM，用于存放处理过程所需要的数据及中间结果。除了DSP芯片和可重构器件FPGA外，硬件设计还包括一些外围的辅助电路，如FLASHEEPROM、外部存储器等。其中，FLASHEEPROM中存储了DSP的执行程序;外部存储器则作为FPGA的外部RAM扩展，用于存放数据处理过程中所需的映射图样。
