现场可编程门阵列(Field Programmable Gate Array,FPGA)是基于SRAM的一种硬件电路可重配置电子逻辑器件，可通过将硬件描述语言编译生成的硬件配置比特流编程到FPGA中，而使其硬件逻辑发生改变。FPGA在电子设计中的灵活性和通用性使其在航天、通信、医疗和工控等重要领域得到了广泛的应用。然而，FPGA中的硬件逻辑电路容易受到SEU(Single Event Upset)和SETs(Single Event Transients)故障的影响，从而导致系统失效。FPGA电路失效降低了基于FPGA的嵌入式系统的稳定性和寿命，同时会严重限制它在生产和生活各个方面的应用范围。系统备份、系统故障恢复和系统多模冗余设计是防止系统失效的有效方法。FPGA动态局部可重构技术是一种可应用于系统故障恢复的新兴技术，它可以在FPGA系统运行的过程中，动态地改变FPGA内部的部分逻辑电路块的逻辑功能，同时又不会影响其他逻辑的正常运转;二模冗余技术是一种典型的系统冗余容错设计方法，它为系统的重要模块设置备份模块，保证系统出现故障时依然可以稳定可靠地运转。基于上述思想，本文设计了一种基于FPGA动态可重构技术的二模冗余MIPS处理器。
1 总体方案
Xilinx公司的XC5VLX110T开发板是一个内含ML509芯片、具备内部逻辑块可动态配置能力的FPGA开发板。Verilog是一种结构化可综合的硬件描述语言，通过它可以很快地实现数字逻辑电路的结构级系统建模。本文以Xilinx公司的XC5VLX110T开发板作为系统开发平台，以Verilog语言开发了一种基于二模冗余结构的MIPS处理器系统。系统整体结构如图1所示。
系统的主要组成部分如表1所列。
IMEM是一个采用Xilinx公司IP生成器生成的FPGA内建存储器，由于MIPS处理器运行过程中不会改变指令存储器的内容，所以它被设计为无时钟门控的单端口只读存储器，存放MIPS处理器系统要执行的指令。IMEM的数据位宽为32位，存储深度为1 024。DMEM同样也是使用IP生成器生成的存储器，它存放MIPS处理器执行过程中所需的数据，是具有时钟边沿控制和使能控制的可读写单端口存储器。DMEM的数据位宽为32位，存储深度为1 024。MIPS模块是一个包含完整数据通路、ALU和控制逻辑的使用Verilog语言描述的单周期MIPS处理器，它的指令集大小为32，所有的指令均为整型操作指令。此处理器模块含有指令存储器和数据存储器外部接口，它是系统核心模块，所以被设计为FPGA中的可重构区域。ERR_VERIF模块是故障检测模块，它能对两MIPS系统的执行结果进行对比，并生成相应的故障控制信号;BIST模块也称为内建自测试模块，只有系统发生故障时，此模块才启动运行。它用来测试各子系统的正确性，并输出测试结果。
