因PCB高速问题而产生的信号过冲、下冲、反射、振铃、串扰等，系统正常时序受严重影响，系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象。由于速度的提高使时序变得更苛刻，无论对系统原理多么熟悉，任何忽略和简化都可能给系统带来不良影响。在PCB高速设计中时序问题是至关重要的，本文将着重讨论高速设计中时序分析及仿真策略。
公共时钟同步的时序分析及仿真
在高速数字电路中，数据的传输一般都通过时钟对数据信号进行有序的收发控制。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱。在低速系统中，互连延迟和振铃等现象都可忽略不计，因为在这种低速系统中信号有足够的时间达到稳定状态。但在高速系统中，边沿速率加快、系统时钟速率上升，信号在器件之间的传输时间以及同步准备时间都缩短，传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变，再加上信号延时不匹配等因素，都会影响芯片的建立和保持时间，导致芯片无法正确收发数据、系统无法正常工作。
所谓公共时钟同步，是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(CLOCK BUFFER)发出同相时钟的作用下，完成数据的发送和接收。图1所示为一个典型的公共时钟同步数据收发工作示意图。图1中，晶振CRYSTAL产生输出信号CLK_IN到达时钟分配器CLOCK BUFFER，经CLOCK BUFFER分配缓冲后发出两路同相时钟，一路是CLKB，用于DRIVER的数据输出；另一路是CLKA，用于采样锁存由DRIVER发往RECEIVER的数据。时钟CLKB经Tflt_CLKB一段飞行时间(FLIGHT TIME)后到达DRIVER，DRIVER内部数据由CLKB锁存经过TCO_DATA时间后出现在DRIVER的输出端口上，输出的数据然后再经过一段飞行时间Tflt_DATA到达RECEIVER的输入端口；在RECEIVER的输入端口上，利用CLOCK BUFFER产生的另一个时钟CLKA(经过的延时就是CLKA时钟飞行时间，即Tflt_CLKA)采样锁存这批来自DRIVER的数据，从而完成COMMON CLOCK一个时钟周期的数据传送过程。
以上过程表明，到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的，据此可得到数据传送所应满足的两个必要条件：①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup，它表示数据有效必须先于时钟有效的最小时间值，数据信号到达输入端的时间应该足够早于时钟信号，由此可得出建立时间所满足的不等式；②为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间，CLKA的延时必须小于数据的无效时间(INVALID)，由此可得出保持时间所满足的不等式。
